Kiểm thử TSN Time-Aware Shaper: gate schedule, latency và clock error

IEEE 802.1Qbv bổ sung cơ chế truyền theo lịch với gate gắn cho các traffic class. Mục tiêu bài đo là xác nhận frame đúng class chỉ rời egress trong cửa sổ được phép, worst-case latency/jitter nằm trong budget và traffic khác không bị ảnh hưởng ngoài thiết kế. Không đồng nhất “gate mở đúng” với end-to-end determinism.

Chốt cycle time, base time, danh sách gate state, priority-to-queue mapping, hop count, frame size và tải nền. Tách ba câu hỏi: lịch có được thực thi đúng; clock giữa các node có đủ gần; ứng dụng có đạt deadline qua toàn path hay không.

Topology tối thiểu gồm talker/generator, hai hoặc nhiều bridge TSN, listener/analyzer, grandmaster và điểm thu trạng thái IEEE 802.1AS. Với redundancy hoặc ring, thêm đường dự phòng nhưng đo từng path riêng trước. Dùng TAP/capture có timestamp đủ chính xác cho budget mục tiêu; ghi độ không chắc chắn của phép đo.

Thu gPTP state, offset/frequency adjustment, gate configuration, queue counter, frame timestamp và link utilization. Cùng một PTP clock domain không bảo đảm mọi thiết bị dùng cùng base time; cần lưu cấu hình thực thi trên từng egress port.

Ghi implementation/version, tick granularity, cycle/base time, Gate Control List, traffic class, queue, guard band, link speed và preemption nếu dùng. Serialization time thay đổi theo frame size và link rate; một cửa sổ đủ cho frame nhỏ có thể không đủ cho frame lớn. Khóa VLAN PCP/DSCP mapping và policy remarking.

Traffic profile cần có periodic critical flow, burst, best-effort cross traffic và phase tương đối với cycle. Quét frame arrival ngay trước, trong và ngay sau cửa sổ để tìm boundary error. Ghi store-and-forward/cut-through, residence time, cable delay và số hop.

KPI gồm egress-time compliance, end-to-end latency max/p99.999 theo yêu cầu, jitter, deadline miss, queue depth, drop, guard-band utilization và throughput best-effort. Với hệ thống xác định, giá trị max trong phạm vi mẫu và điều kiện đo quan trọng hơn average; vẫn phải nêu thời lượng và số frame để tránh diễn giải quá mức.

Bộ bằng chứng chứa run ID, clock state, cấu hình GCL từng port, packet list có timestamp, queue counter và marker fault. Tính expected window từ cấu hình đã áp dụng, không từ file dự kiến. Pass/fail phải trừ hoặc công bố measurement uncertainty.

Pha A xác minh timestamp và clock baseline. Pha B chạy một hop với một critical flow, quét phase quanh từng gate edge. Pha C thêm frame mix và best-effort traffic. Pha D tăng số hop, giữ cùng schedule seed và ghi latency per-hop. Pha E tiêm clock offset, GM failover, sync loss và queue overload từng loại riêng.

Pha F kiểm tra cấu hình update: thay GCL tại thời điểm đã định, phát hiện cửa sổ bỏ trống hoặc chồng lấp. Pha G phục hồi clock/schedule, xác nhận không còn stale entry và baseline quay lại. Mỗi pha có abort threshold cho deadline miss, clock state lỗi kéo dài hoặc ảnh hưởng ra ngoài lab.

TAS phụ thuộc thời gian nên loss of sync là failure mode chính, không phải chi tiết phụ. Thử holdover, GM failover và offset tăng dần trong lab; ghi hành vi thiết bị khi clock không còn qualified: tiếp tục lịch cũ, chuyển cấu hình dự phòng hay mở/đóng gate theo chính sách. Không giả định tất cả hãng xử lý giống nhau.

Overload cần bao gồm microburst ở queue không quan trọng và frame critical đến sát biên. Theo dõi starvation của best-effort, head-of-line behavior và tác động của frame preemption nếu triển khai. Recovery chỉ pass khi clock ổn định, schedule runtime đúng và deadline trở lại baseline.

• [ ] Ghi model, firmware, tính năng/license và chuẩn hỗ trợ.
• [ ] Xác minh GM, domain, offset và measurement uncertainty.
• [ ] Lưu GCL runtime trên từng egress port.
• [ ] Khóa PCP/queue/gate mapping và frame size/link speed.
• [ ] Quét phase quanh mọi gate edge.
• [ ] Đo latency, jitter, deadline miss, queue và best-effort throughput.
• [ ] Thử cross traffic, clock offset và GM failover riêng.
• [ ] Kiểm tra schedule update/rollback không tạo transient nguy hiểm.
• [ ] Lặp đủ cycle/frame; công bố sample size.
• [ ] Chạy lại baseline sau recovery.

Kết quả chỉ đúng cho clock topology, device/firmware, GCL, link speed, frame mix, hop count và tải đã thử. Test một flow không chứng minh nhiều flow có phase khác nhau vẫn đạt deadline. Packet timestamp ở endpoint cũng không luôn tách được residence time của từng bridge.

IEEE định nghĩa cơ chế; profile ngành và yêu cầu ứng dụng quyết định deadline. Không gọi hệ thống “deterministic” nếu chỉ có average latency hoặc chưa thử clock fault, phase boundary và tải nền.

• TAS: Shaper điều khiển quyền truyền của queue theo lịch thời gian.
• Gate Control List: Danh sách trạng thái gate và khoảng thời gian thực thi.
• Cycle time: Chu kỳ lặp của lịch gate.
• Base time: Mốc bắt đầu áp dụng lịch.
• Guard band: Khoảng bảo vệ tránh frame không phù hợp lấn cửa sổ.
• Clock error: Sai khác thời gian giữa node/điểm đo.
• Deadline miss: Frame đến sau thời hạn dịch vụ.